Pll circuit

Pll回路

Abstract

(57)【要約】 【目的】 本発明は、ロックインタイムの短縮を実現す るとともに、消費電力の低減も図ることができるPLL 回路を提供する。 【構成】基準信号とVCO発振器3の分周出力との位相 を位相比較器チャージポンプ16で比較し、この比較結 果に応じた出力をローパス・フィルタ6を介してVCO 発振器3に入力するループ構成によりVCO発振器3で の発振周波数を安定化するようにしたもので、ローパス ・フィルタ6は、オペアンプ66を有するローパス・フ ィルタ部と抵抗72、73、コンデンサ74からなるC R受動ローパス・フィルタ部を有し、PLLロックイン 初期の急速ロックアップ時は、オペアンプ66による利 得を有するローパス・フィルタ部を動作し、安定時は、 CR受動ローパス・フィルタによる動作に切り換える.
PURPOSE: To provide a PLL circuit in which reduction in lock-in time is realized and the power consumption is reduced. CONSTITUTION: A phase comparator/charge pump 16 is used to compare a phase of a reference signal with a phase of a frequency division output from a VCO oscillator 3 and an output of the comparison result is given to the VCO oscillator 3 via a low-pass filter 6 and the oscillating frequency in the VCO oscillator 3 is made stable with a loop configuration. The low-pass filter 6 has a low-pass filter section having an operational amplifier 66 and a CR passive low pass filter section consisting of resistors 72, 73 and a capacitor 74 and the low-pass filter section having a gain by the operational amplifier 66 is operated in the rapid lock-up at the start of PLL lock-in and the CR passive low pass filter is operated in the stable state. COPYRIGHT: (C)1996,JPO

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